FIFO集成电路

银锞子 提供 FIFO 集成电路，它是高速、低功耗的双向时钟存储器。它在芯片上有两个独立的 512 ×18 双端口 SRAM FIFO，以相反的方向缓冲数据。每个 FIFO 具有指示空和满情况的标志、半满标志和可编程的几乎满/几乎空标志。

银锞子 是 FIFO 集成电路 的分销商，具有同步 FIFO、异步 FIFO、队列 FIFO 和双向 FIFO 产品，帮助设计人员解决芯片间通信协议问题，例如速率匹配、缓冲和总线匹配。并行 FIFO 结构允许制定任何字长，而串行 FIFO 通信提供与其他结构的快速简单的链接。

银锞子 FIFO 集成电路 具有并行 FIFO 解决方案，适用于高性能应用，例如网络、无线基站、图形、医学成像、数据采集和工业自动化。

用于图形、MP3 和其他消费类应用的多媒体产品的经济高效的并行 FIFO 解决方案。

此外，银锞子 FIFO 集成电路 广泛用于通信和网络、网桥、路由器和许多其他需要顺序数据处理的应用。此外，FIFO 集成电路 提供完全独立的 8 位输入和输出端口，最高运行速度可达 80MHz。它为串行读/写存储器提供了一个简单的总线接口，可以减少芯片间设计工作。

银锞子的货源渠道宽广通畅，储备了大量的电子元器件。近16年来，我们在国际业务中逐渐建立了良好的声誉和信誉。

银锞子报价准确，信用优良，价格合理，质量可靠，交货快捷，服务真诚。

现已在客户中获得了良好的国际商业信誉和口碑。我们与全球一百多家知名电子公司建立了长期的业务关系。

银锞子是FIFO 集成电路等电子元器件的最佳供应商。如有疑问，请立即联系我们勤奋的销售团队。

FIFO 集成电路：终极常见问题解答指南

如果您一直想知道 FIFO 集成电路 是什么，它的特性、规格、用途、封装、读取和擦除技术，那么您来对地方了。

今天的指南将回答您有关 FIFO 集成电路的所有问题。

最好的部分 - 在本指南的最后，您将对这款 内存 集成电路有一个全面的了解。

我们来看一下：

什么是先进先出集成电路？

FIFO 是 First In, First Out的首字母缩写词。

FIFO 集成电路 在计算机化系统中提供数据的临时存储。存储的数据通常从一个进程传输到另一个进程。

来自 FIFO 集成电路 芯片的数据按照 FIFO 逻辑提供，即首先释放最旧的数据。

FIFO 集成电路 在以不同操作速度运行的设备之间缓冲应用程序。它们还为等待增强处理的数据提供临时存储。

FIFO 集成电路 在连接具有不同数据生产和消费速率的数字设备方面也非常有用。

先进先出集成电路图

为什么我们需要异步 FIFO 集成电路？

异步 FIFO 集成电路 非常有用，因为它们可以在两个不同的时钟域之间安全地传输数据。

这里，数据字在一个时钟域中写入 FIFO 缓冲区，然后从另一个域中读取。

FIFO 集成电路在哪里使用？

您会在通信和网络应用中找到 FIFO 集成电路。

计算机网络在网桥和路由器中使用 FIFO 集成电路 来保存传输到其他应用点的数据包。

FIFO 集成电路 有哪些类型？

您会发现两种类型的 FIFO 集成电路：独占读/写 FIFO 集成电路 和并发读/写 FIFO 集成电路。

1. 独家读写FIFO 集成电路

在这种 FIFO 集成电路 类型中，如何读取数据决定了如何写入数据。写时钟与读时钟有时序关系。

因此，两个时钟不能重叠。

独占读/写 FIFO 集成电路 可用于两个彼此独立工作的不同系统。

这是通过采用外部电路来同步两个系统。但是，同步会显着降低数据传输速率。

2.并发读/写FIFO

您如何在并发 FIFO 集成电路 中读取数据并不取决于您如何写入相同的数据。

顾名思义，数据可以同时写入和读取，也就是同时进行。尽管如此，您也可以在开始读取之前先完成写入过程。

并发读/写 FIFO 集成电路 可用于连接具有不同频率的两个不同系统。

您不需要使用外部电路来同步两个系统。

根据用于读或写过程的控制信号，并发读/写 FIFO 集成电路 可分为两种。

这些是; 同步FIFO 集成电路和异步FIFO 集成电路。

FIFO 集成电路的优势是什么？

先进先出集成电路

您会发现 FIFO 集成电路 在以下方面很有用：

• FIFO 集成电路 可防止高速通信系统中的数据丢失。
• 在网络连接中使用 FIFO 集成电路 会增加带宽。
• FIFO 集成电路 允许以不同速率运行的数字电路互连。
• 在数据流中，FIFO 集成电路 可以执行时序校正。

FIFO 集成电路 有限制吗？

使用 FIFO 集成电路 时，您会意识到它们无法根据服务类别区分数据包。

因此，在短脉冲中传输的数据将优先于其他数据流。

FIFO 集成电路的组件是什么？

先进先出集成电路原理图

FIFO 集成电路通常包括用于存储的电路和两个用于执行读取和写入操作的指​​针。

独占读/写 FIFO 如何异步操作？

对于异步操作的独占读/写 FIFO 集成电路，读和写输入的时序条件很重要。

必须保持时序条件以保证正确的设备功能。

写时钟和读时钟信号的脉冲宽度应保持在最低水平。分别为 60 和 30 纳秒的值就足够了。

另外，请注意，在写入过程之后，读取操作应延迟二十分之一微秒。

由于来自系统的读取和写入信号彼此独立工作，请使用允许同步的电路。

即使在两个信号同时出现的情况下，这也将保证正常运行。

在写和读信号同时到达的情况下，读操作优先。

您还需要确定时钟信号可能的最高频率。写信号的最小长度为 60 ns。

此外，您需要定义时钟信号为低电平的最短时间。

写和读事务之间的时间延迟等于高时钟信号的最小可能实例。

FIFO 集成电路可以在哪些架构中实现？

您可以在两种架构中找到 FIFO 集成电路：

· 跌穿FIFO 集成电路

第一代先进先出集成电路是通过先进先出集成电路构成的。FIFO 集成电路 的跌落遵循其操作中的排队理论。

在队列中，排在最前面的人首先得到服务。完成后，队列中的每个成员都向前移动一步，并为队列顶部的下一个人提供服务。

这一直持续到队列中的最后一个人被送达。

跌落 FIFO 集成电路 将数据存储在具有时钟发生器的锁存级联中，用于数据控制。新数据在到达最远的存储位置之前会滑过整个级联。

在其他数据值在队列中移动之前，首先选择持久数据字进行读取。

这些时钟脉冲将数据字移动到最后一个空闲锁存器。时钟发生器指示锁存器的状态是空的还是包含数据字。

一个数据字从写入到变为红色所花的时间称为下降时间。

但是，下降的一个缺点是它要求每个数据字都有一个状态触发器。这仅对短 FIFO 有效。

对于长 FIFO，它有助于长时间下降。

这种架构目前已经过时。

· 带静态存储器的 FIFO 集成电路

开发此架构是为了弥补长 FIFO 集成电路 中延长的下降时间。它消除了在每个存储位置移动数据字的需要。

这是通过提供具有循环结构和一对指针的存储器来实现的。

这里，写指针包含传入数据的内存地址。

写操作完成后，写指针被固定到后续的内存位置。

类似地，读取过程的完成导致读取指针固定到后面的数据字。

您会发现读指针始终落后于写指针。当它最终将写入指针配对时，FIFO 集成电路 被认为是“空的”。

写指针与读指针匹配的反向被视为“满”FIFO 集成电路。

带有静态存储器的 FIFO 集成电路 使用两端口 静态 RAM进行存储。

指针扮演二进制计数器的角色，生成静态 Ram 的内存地址。

读指针和写指针分别标识读或写过程的数据位置。

控制块通过提供“满”或“空”信号的真值位来指导数据的输入和输出。

您还会发现 FIFO 集成电路 会产生诸如几乎空、几乎满和半满等信号。您还需要使用静态存储器重置 FIFO 集成电路。

这有助于将指针和逻辑状态返回到它们规定的默认状态。

具有静态存储器的 FIFO 集成电路 的一个优点是其下降时间不取决于其长度。

这使得创建具有数千个字长的快速 FIFO 集成电路 成为可能。

计算控制逻辑电路不受 FIFO 集成电路 长度的明显影响。

这是因为唯一需要扩展的特性是标志逻辑部分和指针。

这种架构可以在当今的 FIFO 集成电路 中找到。

同步和异步 FIFO 集成电路 如何比较？

FIFO 满和空内存插图

异步和同步 FIFO 集成电路 是并发读/写 FIFO 集成电路 的两种类型。

同步或异步的分类取决于用于写入和读取的控制信号。

同步 FIFO 集成电路 包含一种设计，其中 FIFO 缓冲区的读取和写入在同一域中执行。

它构成一个控制逻辑，除了生成状态标志外，还控制读写指针。

它还可以提供可以与用户逻辑接口的握手信号。

异步 FIFO 集成电路 构成具有两个彼此异步的时钟域的设计。

在这里，一个时钟域将数据值写入 FIFO 缓冲区，而另一个时钟域从中读取。

因此，异步 FIFO 集成电路 将数据从一个时钟域传输到另一个时钟域。

· 异步FIFO 集成电路

异步 FIFO 有两条用于写入数据的控制线：Write Clock 和 Full。在将数据值写入异步 FIFO 之前，会检查空间的可用性。这是通过检查状态行的完整信号来启用的。

只有在有可用空间的情况下，才能将数据写入 FIFIO 集成电路。

该过程由写时钟承担，而输出数据值需要读时钟。

只有当数据当前位于 FIFO 集成电路 中并且位于层次结构的顶部时，才能读取数据。

异步 FIFO 的缺点是不能使读写时钟与状态信号完全同步。

· 同步 FIFO 集成电路

异步 FIFO 集成电路 需要以处理器系统中的方式进行控制。

这样的系统与整个系统的时钟信号同步工作。

即使在没有可执行动作的情况下，系统的计时也必然会继续进行。

异步 FIFO 集成电路 的读写过程由片选信号启动。

异步 FIFO 集成电路 需要两个自由运行的时钟，每个时钟来自写入和读取系统。

要启用写入过程，写入启用输入和写入时钟应同步。

自由运行时钟可以使 Full 状态线与 Write Clock 完全同步。

类似地，Read Enable 与 Read Clock 同步，可以通过低电平读出数据值。

在这种情况下，自由运行时钟也允许读取时钟与空信号完全同步。

这样，同步 FIFO 集成电路 可以合并到常见的处理器设计中。这是因为它们提供了特定自由运行时钟与 Full 和 Empty 状态信号的完全同步。

状态线与时钟信号一起编排，就像“完整”线与写入提示一样。读取时钟与“空”的提示相协调。

FIFO 集成电路的质量标准是什么？

先进先出集成电路

根据应用，您会发现 FIFO 集成电路 的多个标准。一些标准包括：

• DESC-DWG-5962-94707：用于 2K x 9 并行同步 FIFO 集成电路
• DESC-DWG-5962-99615：用于 64K x 9 异步 FIFO 集成电路
• SMD 5962-08208：用于 1K X 36 时钟 FIFO 集成电路
• MIL-M-38510/250：用于 512 X 9 双端口存储器 FIFO 集成电路

FIFO 集成电路 是如何工作的？

FIFO 集成电路 以循环队列的形式工作，具有两个指针：读指针和写指针。

指针也称为地址寄存器。

这两个指针通常都在内存的初始位置和用于FIFO识别的队列中，为空。

当读指针与写指针匹配时，它会在 集成电路 上发出“空”响应。否则，当写指针与读指针耦合时，会提供“满”警笛。

如何测试 FIFO 集成电路？

您可以使用诸如 SystemVerilog之类的硬件验证语言。在这里，您可以使用 SystemVerilog 为被测设计创建高效的测试。

此外，您可以创建一个可以在其他设计项目中重复使用的验证环境。

测试 FIFO 的其他方法包括。

· 覆盖驱动验证 (CDV)

这种验证方法提供了一个高效的测试台环境，可以查询 FIFO 集成电路 设计中的所有特性。

它还大大减少了为整个设计执行验证程序所需的时间。

CDV 的测试台组件是可重复使用和可扩展的，允许验证复杂的设计。

这是对允许迅速实现测试目标的附加功能的补充。

CDV 可以利用 SystemVerilog 的构造来激发激励生成器为所有设计特征生成验证激励。

因此，CDV 测试台的环境可以支持 FIFO 集成电路 的定向测试以及约束随机测试。

值得注意的是，约束随机测试最大限度地减少了手动测试编写的难度。

手动编写测试用例会消耗大量时间，并且在复杂设计的情况下难以实现。

· 基于断言的验证 (ABV)

这种方法需要在测试台中使用断言来检查被测 FIFO 设计的功能。断言是条件陈述，通过设计者特有的方法检查其真实性或虚假性。

条件陈述有助于确定被测 FIFO 设计的行为。它也可以被操纵来为设计的不一致功能产生警报。

已经确定，使用 ABV 大大缩短了验证周期，从而提高了验证效率。

断言有两种：立即断言和并发断言。

立即断言适用于 FIFO 设计的瞬时响应对条件应用至关重要的情况。

并发断言适用于在设置条件的几个周期后观察到设计响应的情况。

断言在复杂的设计中容易出错。您可以使用执行模式匹配的模型来调试断言。

这种方法包括三态可视化和模型。

FIFO 集成电路 中的格雷码指针是什么？

格雷码 FIFO 指针

格雷码指针 是异步 FIFO 集成电路 的一个特性。

使用格雷码指针，当从一个值转移到另一个值时，只有一位发生变化。

这与二进制计数器不同，二进制计数器的增量会导致几个位的变化。

对于具有两个域的异步系统，格雷码指针不能在另一个域中被不一致地采样。

什么是首字直通 FIFO 集成电路？

First-Word Fall-Through 是一种 FIFO 集成电路 类型，其中写入 FIFO 的第一个字立即出现在输出上。

这样，在随后的时钟周期中读取第一个字，而不向读取使能发送信号。

除了读取字之外，您还可以同时将写使能信号设为高电平。

这为下一个时钟周期的输出提供了下一个数据字的可用性。

FIFO 集成电路 有哪些特点？

您会发现 FIFO 集成电路 的以下特性势在必行。

• FIFO 集成电路 的存储密度以位为单位。
• 一个芯片可以存储的字数。
• 每个字所需的位。
• FIFO 集成电路 可以工作的温度范围。
• FIFO 集成电路 芯片的电压要求。

可以扩展 FIFO 集成电路 的字宽吗？

是的你可以。

由于所有 FIFO 集成电路 的控制输入都具有并行连接，因此 FIFO 集成电路 的字宽很容易扩展。

你能提高 FIFO 集成电路 的内存深度吗？

是的你可以。

异步 FIFO 集成电路 的存储深度通过使用直通原理配置单个 FIFO 集成电路 毫不费力地扩展。

对于 FIFO 集成电路 之间的数据传输，需要使用额外的时钟信号。

时钟指针在一秒钟内的完整周期数将决定 FIFO 集成电路 的下降时间和速度。

然而，这些参数不会影响在读取或写入过程中交换的数据量。

FIFO 集成电路 如何用于将外设连接到处理器？

由于现代处理器的速度比外围设备有所提高，FIFO 集成电路 用于将外围设备连接到处理器。

FIFO 集成电路 用于允许处理器在与外设交换数据时保持其速度。

这同样适用于外围设备比仅采用不同电路元件的处理器更快的情况。

在处理器必须从单向外设读取数据的情况下，FIFO 集成电路 会缓冲一些输入数据。

然后，它使用由满、半满或几乎满标志触发的中断。该中断允许处理器读取数据。

如果连接的外围设备是双向的，例如串行端口，则使用双向 FIFO 集成电路。

这样的 FIFO 集成电路 构成了两个独立的 FIFO 集成电路。每个 FIFO 集成电路 的宽度和深度分别为 9 位和 1024 个字。

先进先出原理图

FIFO 集成电路 如何进行块数据传输？

在块数据传输中，数据被分成块并通过数据线传输。

带有半标志的 FIFO 集成电路 用于实现数据到块的高速转换。此外，其深度应等于块大小的两倍。

在半满标志处，负责发送数据块的控制器开始传输过程。

控制器通常需要一个计数器和几个门。数据可以在传输过程中写入 FIFO 集成电路。

您如何使用 FIFO 集成电路 实现可编程延迟？

您可以通过向 FIFO 集成电路 应用几乎满/几乎空标志和反相器来实现可编程延迟。

对于 n 个时钟周期的延迟，您将 AF/AE 标志编程为值 n-2。

FIFO 集成电路 在数据写入时不断填充，直到存储的数据字对应于编程值。

然后在两个时钟周期之后，AF/AE 标志变为低电平。

时钟周期的双重延迟是由许多几乎满和空标志的协调合并引起的。

通过逆变器实现，标志开始读取 FIFO 集成电路 输出中的数据字。

这会使 FIFO 集成电路 用作固定长度的移位寄存器。

FIFO 集成电路 如何用于在事件发生前收集数据？

要在事件发生之前收集数据，您可以使用阻止事件获取数据的循环内存。

FIFO 集成电路 符合配置文件。

在复位 FIFO 集成电路 时，延迟的 AF 输入信号用于编程 AF/AE 标志。

在事件之前要被计算的值的总和被置换为离散值。

此后，输入符号更改为“高”，允许开始装载演习。

集成的多级同步使 AF/AE 标志在编程值之后的两个时钟周期开始。

此后，多余的字由 FIFO 集成电路 读出。

事件发生后，触发窗口的输入信号变为低电平。

随后读取另一个数据字并最终重置 AF/AE 信号。这将停止数据的输出。

FIFO 集成电路 如何在事件前后收集数据？

就像在事件之前收集数据一样，AF/AE 标志用于在之前和之后收集数据。

触发窗口设置并允许捕获数据的触发器用于移动写入的输入。

输入信号在事件发生后被管理为“低”。

在事件发生后，数据被消耗到 FIFO 集成电路 中，直到输入提示退化为“低”电平为止。

然后触发器返回到零状态。

一个只能输出一个值的逻辑门在一条路径上远离几乎满或空的真值位。

此门负责事件后数据读取的限制。

FIFO 集成电路 使用什么封装？

根据应用的不同，您会发现以下典型的 FIFO 集成电路 封装。

• 球栅阵列 (BGA)
• 单列直插式封装 (SIP)
• 双列直插式封装 (DIP)
• 四方扁平封装 (QFP)

 选择 FIFO 集成电路 时您会考虑什么？

在选择 FIFO 集成电路 时，您需要考虑以下主要与其性能相关的方面。

• FIFO 集成电路 的访问时间以纳秒为单位。
• 以赫兹 (Hz) 为单位提供的 FIFO 存储芯片的数据速率。
• 数据建立和保持时间。
• FIFO 集成电路 的失效时间。

借助本指南中的信息，您应该能够选择合适的 FIFO 集成电路。

但是，如果您有疑问，还是在寻找高性能 FIFO 集成电路； 银锞子 团队可以提供帮助。